中國科技巨頭華為再拋半導體震撼彈。華為半導體業務部總裁何庭波25日在上海半導體研討會上，正式提出名為「韜（τ）定律」的新半導體發展路徑，並宣布透過自家研發的「邏輯折疊（Logic Folding）」技術，目標在2031年前設計出達到1.4奈米等級的高階晶片。不過，有部分專家對此提出質疑。
拚五年後推1.4奈米晶片
何庭波指出，華為過去6年依照「韜定律」成功設計並量產381款晶片，今年秋季更將推出全新麒麟（Kirin）智慧手機晶片，首次全面採用邏輯折疊技術，以大幅提升晶片效能與密度。
她透露，華為目前也正利用該技術開發人工智慧（AI）晶片，並設定2031年達成等同1.4奈米製程電晶體密度的目標。
《CNBC》報導分析，這不只是單純技術升級，此項突破正值輝達（NVIDIA）受到美國對中國晶片出口限制之際，而蘋果（APPLE）在全球第二大消費市場中國，也正面臨華為重新崛起帶來的壓力。
華為此次提出的「韜定律」，也被視為挑戰主導全球半導體產業數十年的「摩爾定律（Moore’s Law）」。DGA集團技術主管崔歐洛（Paul Triolo）指出「華為正試圖把一套工程策略，轉化成類似『定律』的概念。」
散熱與良率成最大挑戰
不過，外界對華為說法仍抱持高度懷疑。根據《路透》報導，外界普遍認為中國不太可能單靠傳統製造方式達此目標，因為美國限制中國取得先進光刻（曝光）工具及其他關鍵技術。
崔歐洛也表示，堆疊與折疊設計確實能提升晶片密度，但這並不等於真正解決1.4奈米製程所涉及的完整挑戰。他指出，包括製程良率、功耗控制、散熱能力與元件性能等關鍵問題，華為目前仍未證明已全面突破。
市場研究機構Counterpoint Research副總裁沙赫（Neil Shah）也指出，華為被禁止採購艾司摩爾（ASML）的極紫外光（EUV）設備後，被迫尋求替代技術路線，但這種平行半導體製程能否大規模量產仍未經驗證。他警告，這類設計恐帶來嚴重散熱問題與更高封裝複雜度，進一步衝擊晶片製造良率。
華為坦言：仍有許多問題要克服
華為也坦承新技術仍面臨不少障礙，包括需要重新開發適用「韜定律」的新型晶片設計工具，同時還必須解決行動晶片與大型AI資料中心運作時的高溫問題。儘管如此，華為仍強調將持續推進新架構研發，希望在全球半導體競爭中，建立不同於傳統製程的中國技術路線。