輝達（NVIDIA）、超微（AMD）等AI晶片大廠近年紛紛採用小晶片（Chiplet）架構，也讓台積電CoWoS等先進封裝產能長期供不應求。Chiplet為何成為AI晶片的新主流？台積電先進封裝技術暨服務副總經理何軍11日於台北OCP APAC Summit首度公開3DIC成本與量產數據，指出採用Chiplet架構後，整體擁有成本可淨省22%，新世代技術開發週期也可由2年縮短至1年。
從成本結構、產品上市速度到量產能力，這份簡報首度以量化數據說明先進封裝的商業價值。《民報》整理七個關鍵問題，帶讀者一次看懂AI晶片大廠為何持續押注Chiplet。
Q1：AI晶片為什麼都改用Chiplet？
過去高效能處理器多採用單一晶片（Monolithic SoC）設計，將運算核心、記憶體控制器及I/O整合在同一顆晶片上。不過隨著AI模型快速擴大，晶片尺寸愈做愈大，不僅良率下降，每次製程升級也必須重新設計整顆晶片，成本持續墊高。
Chiplet則將不同功能拆分為多顆小晶片，再透過先進封裝重新整合。運算核心可採用最新製程，不需要先進製程的I/O則改採成熟製程，兼顧效能與成本，也成為近年AI晶片設計的主流方向。
Q2：台積電說省22%是怎麼計算的？
何軍以同一套晶片設計比較兩種方案，一種是全部採用N3製程製作單晶片；另一種則是將運算核心拆成4顆N3小晶片，並把I/O改採N7成熟製程。
根據簡報模型，Chiplet架構可讓裸晶（Die Cost）成本由1倍降至0.76倍、降低24%；雖然封裝與組裝（PnP）成本增加約2%，但整體擁有成本仍可淨省22%。
Q3：22%的成本優勢，省的是封裝費嗎？
答案是否定的，也是這份簡報最容易被誤解的地方。從成本模型可以看出，先進封裝並沒有比較便宜，反而增加約2%的封裝與組裝成本；真正省下的是最昂貴的先進製程裸晶成本。
換句話說，先進封裝真正的價值，不是在降低封裝費，而是讓不同功能採用最適合的製程，將不需要先進製程的電路下放成熟製程，降低整體晶片成本。此外，Chiplet還可透過挑選效能較佳的裸晶進行配對（Bin Pairing），提升整體封裝效能。
何軍也提醒，這項22%的成本優勢是特定案例模型推估，實際效益仍會因產品設計及良率條件不同而有所差異。
Q4：產品為何能提早3個季度上市？
除了成本，上市速度也是AI晶片競爭的重要關鍵。
何軍表示，過去3DIC新世代技術從開發到量產約需2年時間，如今透過系統與技術協同優化（STCO），將原本後段才進行的系統驗證提前，在開發初期便與系統整合商共同定義電路板、散熱、測試等條件，同時要求設備與材料供應商同步準備量產設備及試產線。
透過多線並行，新技術從開發到量產可縮短至約1年，量產時程提前約3個季度（約9個月），也有助客戶搶進雲端服務供應商（CSP）新一波AI基礎建設採購時程。
Q5：CoWoS與SoIC有什麼不同？
兩者同屬台積電3DFabric先進封裝平台，但應用方向不同。
CoWoS屬於2.5D封裝，主要將運算晶片與HBM高頻寬記憶體整合；SoIC則屬於3D堆疊技術，以混合鍵合方式將晶片直接垂直堆疊，提高互連密度。
何軍指出，相較於CoWoS，SoIC可提供約56倍互連密度及約5倍能源效率。實際產品中，兩者並非互相取代，而是相互搭配，先利用SoIC完成邏輯晶片堆疊，再透過CoWoS與HBM整合成完整AI晶片。
Q6：為何一直提「12 DPPM」？
何軍認為，未來AI系統最大的挑戰已不只是晶片，而是整個系統。他指出，若AI機櫃要達到消費級約1000 DPPM品質水準，分攤到每一層後，每顆封裝的不良率需壓低至12 DPPM以下。
更重要的是，元件測試與實際裝機結果未必一致。有些封裝在元件測試時問題不明顯，裝上系統後卻因熱應力惡化；也有些原本出現裂痕，裝機後反而改善。因此未來驗證不能只停留在元件層級，而必須納入系統級測試。
Q7：這對台灣供應鏈代表什麼？
何軍指出，AI需求快速成長，也帶動基板用玻纖布（Glass Cloth）供應吃緊，供應來源已由原本高度集中擴大至5家以上。
不過，不同材料供應商的熱膨脹係數及材料特性存在差異，將直接影響封裝平整度與良率，因此每新增一種材料來源，都必須重新完成封裝與系統驗證。
換言之，材料替代已不只是採購問題，更是驗證能力的競賽，也意味著對基板、載板及材料供應鏈而言，在迎來新商機的同時，也面臨更高的技術門檻。